Monthly Archives: Tháng Mười 2023

CHƯƠNG TRÌNH TUYỂN DỤNG THỰC TẬP SINH 2023

Category : Tuyển dụng

Dolphin Technology Vietnam Center là 1 trong số các công ty Thiết kế Vi mạch hàng đầu tại Việt Nam. Với sứ mệnh “To be Silicon IP Experts”, chúng tôi luôn đề cao sự đam mê, học hỏi và không ngại khó. Chúng tôi luôn nỗ lực mang đến 1 môi trường làm việc sôi nổi, trẻ trung, thoải mái cũng như những chế độ ưu đãi tuyệt vời dành cho tất cả Dolphin-er.

Hiện nay, Dolphin Technology Vietnam Center đang tuyển dụng Thực tập sinh các vị trí Physical Design: Thiết kế Memory, StandardCells Layout.

Quyền lợi của thực tập sinh

  • Được đào tạo về các ngôn ngữ lập trình phần cứng và phần mềm như: Verilog, System Verilog. C, C++,…
  • Được tham gia vào quá trình phân tích, thiết kế, đưa ra các giải pháp, ý tưởng cho sản phẩm thực tế mà công ty đang phát triển (bộ nhớ SRAM, flow, Semiconductor IP,…)
  • Được đào tạo, trải nghiệm và làm việc trực tiếp để củng cố kiến thức, tích lũy kinh nghiệm liên quan đến timing, power
  • Được làm việc với các dự án thực tế theo những công nghệ thiết kế vi mạch hàng đầu hiện nay cùng các nhân sự giàu kinh nghiệm, hướng dẫn nhiệt tình, bài bản
  • Thời gian làm việc linh hoạt, ưu tiên tối đa sắp xếp cân đối giữa việc học tại trường và thực tập tại công ty
  • Được hưởng trợ cấp thực tập từ 4,000,000 – 8,000,000 đồng/tháng
  • Tham gia du lịch, nghỉ mát hàng năm, các hoạt động team building, thể thao, sự kiện của công ty.

=> Cơ hội trở thành nhân viên chính thức sau khi hết thời gian thực tập hoặc chuyển sang làm việc theo diện cộng tác viên với nhiều quyền lợi hấp dẫn.

Đối tượng tham gia chương trình thực tập sinh

  • Sinh viên các năm thứ 4, thứ 5 các ngành Điện tử, Điện tử viễn thông, Công nghệ thông tin, Công nghệ máy tính
  • GPA >=2.8  hoặc có khả năng lập trình thành thạo.

HỒ SƠ ỨNG TUYỂN

  • CV có ảnh (bắt buộc), nêu rõ kinh nghiệm, các dự án nghiên cứu, làm việc (nếu có). Ưu tiên CV viết bằng tiếng Anh
  • Bảng điểm, chứng nhận kết quả học tập. Có thể download từ trang web của nhà trường, bản có dấu xác nhận có thể nộp sau để đối chiếu theo yêu cầu của công ty
  • Chứng chỉ, bằng cấp khác (nếu có)
  • Chỉ nhận hồ sơ ứng tuyển qua email: jobs@dolphin-vc.com
  • Tiêu đề email viết theo mẫu: Vị trí ứng tuyển_Họ và tên
  • Hạn nộp hồ sơ: 31/12/2023

THÔNG TIN LIÊN HỆ

  • Công ty TNHH Dolphin Technology Vietnam Center
  • Tầng 2 – tòa nhà LiLama – số 124 Minh Khai – Hai Bà Trưng – Hà Nội
  • ĐT: 0243.624.9784
  • Email: jobs@dolphin-vc.com
  • Fanpage: https://www.facebook.com/dolphin.jobs
  • Linkedin : https://www.linkedin.com/company/dolphin-technology-vietnam-center
  • Twitter: https://twitter.com/Dolphin_DTVC

SPI-to-I2C Bridge

DTI_SPI2I2C is a bridge that converts data between SPI and I2C standards

Features Design Status
  • SPI clocking modes 0, 1, 2, and 3 are supported
  • Programmable Clock polarity and phase (CPOL and CPHA)
  • Transfer data bit MSB first
  • I2C-bus slave interface operating up to 400 kHz
  • Uses 7-bit slave addressing
  • Use separated Async. FIFO for Transmitting and Receiving Data, with programmable user-specified on runtime-changeable levels

Data Sheets are available under NDA

>>>REQUEST NDA

 
 

FPGA Demo


Octa SPI Controller

Dolphin Octa SPI Controller and PHY IP supports the fastest access frequency of 200MHz, with DDR Mode and Double Transfer Rate (DTR) Protocol enabling data transfer rates up to 400Mbps with reduced read latency, including support for Octal DDR protocol with DQS for Octal SPI devices. The Controller and PHY IP connects to a system-on-chip (SoC) host through an AMBA® APB bus for the register interface and optional DMA peripheral interface.

Download Product Overview

Features Design Status
Compliant with the following specifications:

  • AMBA, Advanced Peripheral Bus (APB) Specification Version 2.0
  • AMBA, Advanced High-performance Bus (AHB) Specification Version 2.0
  • AMBA, Advanced eXtensibale Bus (AXI) Specification Version 4.0
  • AMBA, Advanced eXtensibale Lite Bus (AXI-Lite) Specification Version 4.0

DTI Octal-SPI Controller supports:

  • JEDEC xSPI standard compliant
  • Supports flash devices from Micron, Macronix, Spansion …
  • Supports PSRAM devices from Apmemory
  • Supports Single/ Octal SPI protocols
  • Support APB, AHB and AXI interfaces
  • Single and double transfer rate
  • Programmable FIFO watermarks
  • Supports three operating modes: Indirect mode, status-flag polling mode, memory-mapped mode
  • Interrupt and DMA handler
  • Data prefetching in memory-mapped mode
  • Support AHB, AXI and device wrapping bursts
  • PHY interface with delay locked-loop

Data Sheets are available under NDA

REQUEST NDA

FPGA Demo


Real Time Clock (RTC)

Dolphin Technology provides Real Time Clock (RTC) IP which is used to avoid confusion with ordinary hardware clocks which are only signals that govern digital electronics, and do not count time in human units. The IP is a low-power, cost-effective solution for demanding applications and offers SoC integrators the advanced capabilities and support the requirements of high-performance designs and implementations.

Download Product Overview

Features Design Status
Compliant with the following specifications:

  • AMBA, Advanced Peripheral Bus (APB) Specification Version 2.0
  • AMBA, Advanced High-performance Bus (AHB) Specification Version 2.0
  • AMBA, Advanced eXtensibale Bus (AXI) Specification Version 4.0
  • AMBA, Advanced eXtensibale Lite Bus (AXI-Lite) Specification Version 4.0

DTI RTC Controller supports:

  • Master only operation
  • Slave only operation
  • Master and slave operation
  • Clock synchronization
  • Programmable FIFO watermarks
  • Interrupt interface

Data Sheets are available under NDA

REQUEST NDA

FPGA Demo

 


SPI Controller

Dolphin Technology provides Serial Peripheral Interface (SPI) IP which enables an AHB/APB host to access a serial device at high-speed through the SPI interface. The controller supports both Master and Slave modes and consists of a DMA controller to enhance the system performance. The IP can be used in applications such as flash memory card and digital camera.

Download Product Overview

Features Design Status
Compliant with the following specifications:

  • AMBA, Advanced Peripheral Bus (APB) Specification Version 2.0
  • AMBA, Advanced High-performance Bus (AHB) Specification Version 2.0
  • AMBA, Advanced eXtensibale Bus (AXI) Specification Version 4.0
  • AMBA, Advanced eXtensibale Lite Bus (AXI-Lite) Specification Version 4.0

DTI SPI Controller supports:

  • Programmable operation mode: master or slave
  • Programmable data length (8, 16, 24, 32 bits)
  • Programmable Clock polarity and phase (CPOL and CPHA)
  • Programmable Data Direction (LSB first or MSB first)
  • Use separated Async. FIFO for Transmitting and Receiving Data, with programmable user-specified runtime-changeable levels
  • Programmable to use FIFO interrupt
  • Programmable Clock Divider
  • Support Multiple Slaves
  • Support Delay between Slave Select and Serial Clock, Delay between 2 bytes in a transfer
  • Clock synchronization

Data Sheets are available under NDA

REQUEST NDA

FPGA Demo


Welcome to the ‘Siliconomy’ – Nền kinh tế bán dẫn

Trí tuệ nhân tạo đại diện cho sự chuyển đổi thế hệ trong lĩnh vực điện toán đang tạo ra Siliconomy được kỳ vọng sẽ tạo ra những bứt phá cho kinh tế xã hội của nhân loại. Tất cả đều phụ thuộc vào năng lực tính toán của những con chip tối tân trong các thiết bị điện tử máy tính. Việt nam đang nổi lên là điểm đến lý tưởng cho các công ty thiết kế vi mạch. Hãy đến với Dolphin Technology Vietnam để cùng tìm hiểu và nắm bắt thời cơ vàng để bắt đầu sự nghiệp vi mạch.


Reed-Solomon Encoder/Decoder


DTI Reed Solomon Encoder and DTI Reed Solomon Decoder are used in error correction applications using Reed-Solomon codes. These IPs are fully programmable, configurable and flexible to customers’ needs.

Features

  • Fully parameterized Reed-Solomon function, including:
    • Number of bits per symbol
    • Number of symbols per message
    • Number of correctable error symbols per codeword
  • The maximum degree of Galois field can support is 16
  • Automatically configured by customers’ entered parameters
  • Support shortened codewords
  • Encoder features support:
    • Either continuous or discrete operation with chip enable signal
  • Decoder features support:
    • Two decoding algorithms (Berlekamp-Massey and Euclidean)
    • Pipeline operation mode
    • Control input of data to decoder with chip enable signal
    • Error measurement information
    • Separate FIFO memory for increased flexibility

FPGA Demo


UHS PSRAM Memory Controller

DTI UHS PSRAM external memory controller is interfaced to control PSRAM devices. The controller is fully
programmable and configurable, flexible to customers’ needs.

Features Design Status
  • Single Channel Configuration (1 channel for PSRAM)
  • Single APB Programming Interface (Programming Registers)
  • Single AXI4 Interfaces Configuration (1 AXI4 Interfaces)
  • Programmable Timing Registers
  • Programmable PSRAM Operation Mode (Through MRW)
  • Dynamic Address Mapping Scheme
  • Automatic Periodic Refresh
  • 1:1/1:2/1:4 Frequency Ratio System
  • Asynchronous/Synchronous AXI4/APB Interfaces
  • Page Read Access (PRA) input through DM pin
  • Wrap burst in 16/32/64/128 Bytes length
  • Data write mask for write operation through DM pin
  • PHY features support
    • DFI 3.1 Compliance
    • 1:2 frequency ratio support
    • DDR3/2 LPDDR3/2 PHY- Independent training mode for gate, write leveling
    • 8-bit DQ

Data Sheets are available under NDA

>>>REQUEST NDA

 
 

FPGA Demo


I3C Controller

DTI I3C Controller provides the logic consistent with NXP I3C specification to support the communication of low-speed integrated circuits through I3C bus.
The IP facilitates software controllable by application processor through industry-standard AMBA interface. The bus interface is flexible and easily integrated into APB, AHB or AXI system bus.

Download Product Overview

Features Design Status
Compliant with the following specifications:

  • MIPI I3C specification v1.1
  • AMBA, Advanced Peripheral Bus (APB) Specification Version 2.0
  • AMBA, Advanced High-performance Bus (AHB) Specification Version 2.0
  • AMBA, Advanced eXtensibale Bus (AXI) Specification Version 4.0
  • AMBA, Advanced eXtensibale Lite Bus (AXI-Lite) Specification Version 4.0

DTI I3C Controller supports:

  • Two wire serial interface up to 12.5 MHz using Push-Pull
  • Legacy I2C Device co-existence on the same Bus (with some limitations)
  • Dynamic Addressing while supporting Static Addressing for Legacy I2C Devices
  • Legacy I2C messaging
  • I2C-like Single Data Rate Messaging (SDR)
  • Optional High Data Rate Messaging Modes (HDR-DDR, HDR-TSL, HDR-TSP)
  • Support for Multi-master (transferring the ownership of the bus to a Secondary Master if Present)
  • Reception of In-band Interrupt Support from the I3C Slave devices
  • Reception of Hot-Join from newly added I3C Slave devices
  • Synchronous Timing Support and Asynchronous Time Stamping
  • Master only operation
  • Slave only operation
  • Master and slave operation

DTI I3C Master supports:

  • Transmission modes: Single Data Rate (SDR) Mode
  • Dynamic Address Assignment
  • Host-join request
  • Secondary master request to be current master
  • Slave interrupt request
  • Support for I3C common command codes
  • Error Detection and Recovery Methods for SDR

DTI I3C Slave supports:

  • Transmission modes: Single Data Rate (SDR) Mode
  • Dynamic Address Assignment
  • Host-join
  • In-Band Interrupt
  • Error Detection and Recovery Methods for SDR
  • Detect HDR Exit Pattern
  • Support for I3C common command codes:
    • Broadcast CCCs
      • RSTDAA
      • ENTDAA
      • ENEC, DISEC
      • ENTAS0, ENTAS1, ENTAS2, ENTAS3
      • SETMWL, SETMRL
    • Direct CCCs
      • SETDASA
      • SETNEWDA
      • GETSTATUS
      • ENEC, DISEC
      • ENTAS0, ENTAS1, ENTAS2, ENTAS3
      • SETMWL, SETMRL
      • GETMWL, GETMRL
      • GETMXDS
      • GETPID, GETBCR, GETDCR
      • GETXTIME

Data Sheets are available under NDA

REQUEST NDA

 
 

FPGA Demo


Direct Memory Access (DMA)

DTI_DMA control the DMA transfers data between different points in the memory space without intervention of the CPU. The DMA is generally used to replace two CPU functions: memory copy and transfer data between memory and peripheral (peripheral devices such as SPI, UART, GPIO, I2C, I2S, WDT, etc.)

Features Design Status
  • Support 1 to 16 channels (Parameter Configuration)
  • Support maximum 8 peripherals can connect to 1 DMA channel (Parameter Configuration)
  • Channel Arbitration
  • Multiple transfer direction: memory to memory, memory to peripheral, peripheral to memory
  • Single APB Programming Interface (Programming Registers)
  • 2 AXI4 Master Ports (Parameter Configuration)
    Asynchronus AXI4/APB Interfaces
  • AXI4 Data Width: 32, 64, 128, 256 or 512 bits (Parameter Configuration)
  • AXI4 Address Width: Up to 32 bits (Parameter
    Configuration)
  • Support source address, destination address,
    data tran unaligned with AXI4 data size
  • Single FIFO data per channel
  • Automatic packing/unpacking of data to fit FIFO width
  • Support timeout monitoring
  • Data swapping endian mode
  • Interrupt for DMA transfer and channel status
  • Support Scatter-Gather mode
  • Support Circular mode
  • Support Double Buffer mode
  • Support 1D-2D transfer mode

Data Sheets are available under NDA

>>>REQUEST NDA

 
 

FPGA Demo


Tìm kiếm